AIインフラの急速な構築やフィジカルAI搭載システムの拡大に伴い、次世代の先端システムオンチップ（SoC）設計は複雑さを極めている。
特に、半導体、パッケージング、そしてシステム全体にわたる緊密なシステムレベルの協調最適化が不可欠となっているが、従来の設計手法では膨大な時間（TAT）と設計コストがかかっていた。
こうした中、Rapidus株式会社とケイデンス・デザイン・システムズ社は2026年7月17日、先端ノードSoC設計におけるエージェント型AIの推進に関する協業を発表した。
同協業は、先端半導体製造向けのRapidusの設計・製造エコシステムと、ケイデンスのエージェント型AIによる設計オーケストレーション技術を組み合わせることで、アーキテクチャ探索の初期段階から実装、サインオフにいたる主要なSoC設計ワークフローを、エージェント型AIによって自動化・統括する先端ノード設計ソリューションだ。
通常の先端半導体設計では、レイアウトの微細化や複雑な物理的制約により、設計の修正と検証を何百回も繰り返す必要があり、これがタイムパフォーマンスを著しく低下させていた。
そこで今回、AIエージェントがアーキテクチャ設計から物理実装、最終的なサインオフまでのフローを一気通貫で自動化・統括する。
これにより、人間が介在する手戻り作業を最小限に抑え、設計の「手戻りリスク」を劇的に低減しながら、市場投入までのスピードを引き上げることに成功しているとのことだ。
また、AIエージェントによる自動化とデータドリブンな最適化により、SoC設計プロセスにおける最大のボトルネックであった設計期間（TAT：Turnaround Time）を最大で半分（2倍の高速化）に短縮し、開発全体の設計コストを約30%削減する。
技術的アプローチとしては、両社が保有するAI設計ソリューションを有機的に統合している。
Rapidusは今回、自社のAI設計ソリューション「Rapidus AI-Agentic Design Solution（以下、Raads：ラーズ）」製品群を拡充し、新たに品質保証機能を強化する「Raads Navigator」および設計上の課題解決を支援する「Raads Indicator」を提供。これらの製品群をケイデンスの「Cadence InnoStack AI Super Agent」と統合させた。
これにより、2nmノードのGAA（※1）プロセスや裏面電源供給（※2）といった、最先端の物理的・電気的制約を考慮しながら、AIエージェントが自律的にエラーを検知・修正し、最適な設計パスをオーケストレーション（最適化・統合管理）する。
従来、数ヶ月を要していたIPの特性評価（キャラクタリゼーション）や、システムレベルでのチップレット統合、HBM4（高帯域幅メモリ）スタッキングといった極めて複雑な設計課題に対し、データドリブンな自動最適化が適用可能となる。
今後Rapidusは、北海道千歳市に構築を進める「Innovative Integration for Manufacturing（IIM）」施設を、半導体製造のほぼ全ての工程にAIを組み込んだ「最先端のAIネイティブファウンドリ」にすることを目指している。
※1 GAA（ゲートオールアラウンド）：次世代の3次元トランジスタ構造。チャネルの4周囲すべてをゲートで取り囲むことで、優れた静電制御を可能にし、さらなる微細化と低消費電力・高性能化を実現する。
※2 裏面電源供給技術（BSPDN）：シリコンウエハーの裏面からトランジスタに電力を供給する技術。信号線と電源線を物理的に分離することで、チップ表面の配線混雑を解消し、電力伝送効率と性能を劇的に向上させる。