AI半導体の競争と聞くと、多くの人は「3nm」「2nm」といった半導体の微細化や、NVIDIA、AMDなどのGPU性能を思い浮かべるだろう。
しかし現在、AI半導体では「パッケージング」が大きなボトルネックになっている。
パッケージングというと、完成した半導体を樹脂などで保護し、基板へ取り付けるための「最後の仕上げ工程」という印象が強い。しかし、現在のAIチップでは事情がまったく異なる。
TSMCの最新CoWoS（コワース）では、GPUなどの演算チップと複数のHBMを載せる領域が、半導体露光装置の一回の露光領域である「レチクルサイズ」の数倍にまで巨大化している。CoWoS-Lはすでに3.5倍レチクルサイズで量産され、2026年には5.5倍サイズの認定完了を予定し、その先には9.5倍サイズの開発も進んでいる。
※レチクルサイズとは、露光装置が一度にウェハーへ転写できる最大領域のこと
つまり、最新AI半導体はもはや「一枚のチップ」ではない。
GPU、HBM、I/O、場合によっては複数の演算チップを、一つの巨大なパッケージの中で組み合わせた小さなコンピューターになり始めているのである。
なぜ一枚の巨大なチップを作らないのか
そもそも、なぜ複数の半導体を一つのパッケージにまとめる必要があるのだろうか。
理由の一つは、半導体を一枚の巨大なダイとして作り続けることが難しくなっているからだ。
※ダイは、回路が焼き付けられた剥き出しのシリコン片のこと
チップを大きくすれば、その中に多くのトランジスタを搭載できる。しかし面積が大きくなるほど、製造時に一つの欠陥が発生しただけでチップ全体を捨てる可能性が高くなり、歩留まりが低下するのだ。
さらにいうと、すべての回路を最先端プロセスで作る必要もないという事情もある。
AIの演算部分には3nmや2nmなどの最先端プロセスが必要でも、I/Oや通信回路、アナログ回路などは成熟したプロセスでも十分な場合があるからだ。
そこで、大きなチップを役割ごとに小さな「チップレット」へ分割し、それぞれ最適な製造プロセスで作った後、パッケージ上で高速につなぐという考え方が広がっている。
TSMCも3DFabricの狙いとして、異なるプロセスで製造したロジック、メモリー、特殊機能チップを組み合わせることで、性能、消費電力、開発期間、コストをシステム全体で最適化できるとしている。
※3DFabricとは、複数のチップを３次元に積み重ねることで、高性能性や省電力性を実現する技術
つまり先端パッケージングとは、完成したチップを包む技術ではなく、複数のチップから一つのコンピューターを作る技術なのである。
AI時代に先端パッケージングが重要になった最大の理由はHBM
この変化を最も分かりやすく示しているのがHBMだ。
AI用GPUは非常に高速に計算するため、巨大なデータを絶え間なくGPUへ送り込む必要がある。そのためGPUのすぐ近くに、非常に広い帯域を持つHBMを配置する。
問題は、GPUとHBMを普通のプリント基板上で接続したのでは、十分な数の配線を高密度に引けないことである。
そこで使われるのが「インターポーザー」といわれるものだ。
インターポーザーは、GPUとHBMの間に置かれる極めて微細な配線基板のようなものである。GPUと複数のHBMをインターポーザーの上に載せることで、チップ同士を非常に多くの配線で近距離接続できる。
TSMCのCoWoSは、この構造を実現する技術だ。
CoWoS-Sでは、大きなシリコンインターポーザー上にロジックチップとHBMを配置する。CoWoS-Lでは、RDLと呼ばれる再配線層と、必要な場所だけに高密度なシリコン配線を配置するLSIを組み合わせることで、さらに巨大なパッケージへ拡張できるという。
AI半導体分野でCoWoSという言葉を頻繁に聞くのは、このためである。
パッケージングでよく聞く2.5Dと3Dは何が違うのか
先端パッケージングを理解する際、分かりにくいのが「2.5D」と「3D」という言葉である。
CoWoSに代表される2.5Dパッケージでは、GPUやHBMなどのチップを基本的に横に並べ、その下のインターポーザーを使って接続する。
一方、3Dパッケージではチップそのものを上下に重ねる。
TSMCのSoICは後者を代表する技術であり、チップ同士を垂直方向に高密度で接続する。TSMCではSoICによって積層したチップを、さらにCoWoSへ搭載することも想定している。
※SoICは、複数のダイを直接結合する技術
イメージとしては、2.5Dは「同じ敷地に建物を並べて高速道路でつなぐ」技術であり、3Dは「建物そのものを高層化する」技術と考えると分かりやすい。
将来のAIチップでは、この二つを組み合わせる方向へ進むと考えられる。
先端パッケージングは、NVIDIAだけの技術ではない
CoWoSがNVIDIAのAI GPUによって有名になったため、先端パッケージングを「NVIDIA向けの技術」と捉えてしまいがちだ。
しかし実際には、AWS、Google、Microsoft、Metaなどが開発するカスタムAIアクセラレーターでも同じ技術が利用可能だ。
なぜなら、カスタムAIチップでも、演算能力を高めれば、それに合わせてHBM容量と帯域を増やす必要があるからだ。
複数のチップレットを使えば、その間を高速・低消費電力で接続する必要もある。
TSMC自身も、CoWoSをGPUだけではなく、AI ASICを含むHPC向けの基盤技術として位置付けている。
つまり、NVIDIA GPUが伸びるから先端パッケージングが重要なのではなく、AIチップ全体が巨大化・チップレット化するから、先端パッケージングが重要になるといえるのだ。
なぜ先端パッケージングが供給制約になるのか
ここまで見ればわかったと思うが、実は、半導体の製造能力を増やしたからといって、AIチップをすぐ大量に出荷できるわけではないのだ。
製造したGPUダイやAI ASIC、HBMを、CoWoSなどを使って組み上げなければ完成品にならないからだ。
2026年第1四半期の決算説明会でTSMCのC.C. Wei CEOは、先端パッケージングの能力について「非常に逼迫している」と説明し、自社だけではなくOSATと呼ばれる後工程企業とも協力して能力を増やしていると述べている。
さらにTSMCは2026年の設備投資計画を600億〜640億ドルへ引き上げ、その10〜20％を先端パッケージング、テスト、マスクなどへ配分する方針を示した。台湾では今後数年間で、先端工程および先端パッケージング関連の工場を13カ所建設する計画である。
AIインフラ投資が増えるほど、最先端ロジックの製造能力だけではなく、それを完成品に組み上げる能力も同時に増やす必要があるのだ。
先端パッケージングはTSMCだけの市場ではない
先端パッケージングを手がけるのは、TSMCだけだろうか？
実は、IntelやSamsungもパッケージングを手がけている。
Intelは「EMIB」と「Foveros」を展開している。
EMIBは、大きなシリコンインターポーザーを全面に敷くのではなく、接続が必要なチップ間だけに小さなシリコンブリッジを埋め込む方式である。IntelはEMIBを2.5D、Foverosを3D積層技術として展開しており、両者を組み合わせた3.5D構成も用意している。
また、Samsungは、2.5Dの「I-Cube」と3Dの「X-Cube」を展開する。Samsungの特徴は、ファウンドリーだけでなくHBMなどのメモリー事業も持つことであり、ロジック製造、メモリー、パッケージングを一体で提供できる点を強みにしている。
さらにASEやAmkorなどのOSAT企業も、高度な後工程能力を拡大している。
これまで半導体産業では、
「設計する会社」
「前工程でチップを製造する会社」
「後工程でパッケージする会社」
という役割分担が比較的明確だった。
しかしAI時代には、チップ設計の段階から「どのチップを、どのプロセスで作り、どのように積み重ね、どのようにHBMとつなぐか」を同時に決める必要がある。
その結果、前工程と後工程の境界そのものが曖昧になってきているのである。
巨大化すれば新しい問題も生まれる
では、今後必要な演算力を得るためには、パッケージを大きくすればよいということなのだろうか。
実は、大型化すると、熱によってパッケージが反ったり、異なる材料の膨張率の違いによる機械的ストレス、電力供給、放熱、製造歩留まりなどの問題が大きくなるのだ。
TSMCも2026年第1四半期の決算説明会で、AIチップの大型化に伴い、機械的ストレス、反り、熱制約が先端パッケージングの主要課題になっていることを認めている。
そのため、CoWoS-SからCoWoS-Lへ、2.5DからSoICを使った3D積層へ、さらに将来的には光I/Oをパッケージへ組み込む方向へと技術開発が進んでいる。
以前の記事で取り上げたシリコンフォトニクスも、実はこの先端パッケージングの進化と無関係ではない。TSMCは、シリコンフォトニクスを利用したCOUPEとCoWoSを組み合わせ、光I/Oを同じパッケージへ統合する技術も開発している。
AI半導体の競争は「何nmか」だけでは読めなくなる
これまで半導体の進化は、7nm、5nm、3nm、2nmと、トランジスタをどこまで小さくできるかで説明されることが多かった。
もちろん微細化は今後も重要である。
しかしAI時代には、それだけでは性能を説明できなくなっている。
どの演算チップを使うのか、HBMを何個載せるのか、チップレット同士をどう接続するのか、横に並べるのか、縦に積むのか、電力と熱をどう逃がすのか。
そして将来は、パッケージの中からどこで電気信号を光へ変えるのか。
こうしたシステム全体の設計が、AI半導体の性能、コスト、消費電力を決め始めているのだ。
したがって、単純に先端パッケージングを「半導体を包む技術」と考えてはいけない。
AI時代の先端パッケージングとは、複数の半導体を組み合わせ、一つの巨大なAIコンピューターを作る技術なのである。
今後AI半導体を見るとき、「何nmで作られているか」だけではなく、「何を、どのようにつないで一つのパッケージにしているのか」を見る必要がある。
AIチップの競争は、トランジスタの微細化競争から、パッケージの中にどれだけ巨大なシステムを作れるかという競争へも広がっている。
IoTNEWS代表
1973年生まれ。株式会社アールジーン代表取締役。
フジテレビ Live News α コメンテーター。J-WAVE TOKYO MORNING RADIO 記事解説。など。
大阪大学でニューロコンピューティングを学び、アクセンチュアなどのグローバルコンサルティングファームより現職。
著書に、「２時間でわかる図解IoTビジネス入門（あさ出版）」「顧客ともっとつながる(日経BP)」、YouTubeチャンネルに「小泉耕二の未来大学」がある。
